[大容量亚阈值域SRAM位单元的设计]域的核心单元
时间：2019-02-04 03:18:31 来源：雅意学习网 本文已影响 人 
摘 要： 本文拟设计一种工作在200mv电源电压下的大容量7T亚阈值域 SRAM位单元。双端写入和单端读取保证了不损耗可写性的情况下，SRAM位单元高读取的静态噪声容限（SNM）。结合局部动态阈值MOSFET技术，7 T SRAM容量大、效率稳健，设计不容易受小面积的工艺变化影响。对比6 T和8 T的SRAM位单元，提出位单元有四个方面需要改善：（1）5.13％和7.27％较大的维持容限；（2）80.60％和51.92％ 较大的维持容限标准差；（3）28.58％和46.28％位单元面积的减少；（4）每根位线上16X和8X的位单元数（200mV）。
关键词： 亚阈值SRAM 静态噪声容限 大容量 稳定性
1.概述
亚阈值逻辑电路在超低能耗应用中越来越流行。然而，亚阈值域的晶体管特性与超阈值域的晶体管特性显著不同。一些正常工作在超阈值域的SRAM位单元［１］的功能容易失效，原因主要包括以下几个方面：静态噪声容限（SNM）退化、开关电流比率（I on /I off）减少、对工艺变化敏感。据报道，许多SRAM设计为了解决静态噪声容限（SNM）问题，把电源电压（V DD）调整为200―300mV，以尽量减少每次访问的能耗［2］―［7］。然而，在这些设计中，亚阈值的稳定性和性能可以通过牺牲SRAM容量来获取。在亚阈值域SRAM块的实现中，最关键问题是SRAM访问的读取失败，因为与维持和写入失败相比，读取所承受的静态噪声容限（SNM）比较小。参考文献［2］―［6］中，对6TSRAM位单元增加了额外的缓冲电路（两个或四个晶体管），它提供了一个不干扰位单元内部节点的读机制。即使在最坏情况下，也能通过牺牲容量来消除稳定性的限制。低电源Vdd导致了I on/I off 的减少。当I on/I off很小时，就难以区分访问位单元时的读取电流与没有访问位单元的累计泄漏电流。为了提高SRAM的稳定性，通过减少每根位线上位单元数补偿I on/I off的退化，这种方式也增加了该检测电路的面积开销。为了解除该限制，最近提出了一些方案，如通过位单元的额外晶体管把泄露电流注入不同的位线［5］―［6］。考虑到SRAM的能力，容量的功效并不明显。亚阈值SRAM位单元的性能对工艺非常敏感。为了限制由于随机掺杂波动（RDF）引起的阈值电压（Vth）不匹配，单端6T SRAM位单元使用了大尺寸的晶体管［7］。这种方式下该位单元的容量也减少。动态阈值电压（DT）技术是一门体偏置技术，其中晶体管的体端子连接到门端子。DT技术增强了亚阈值电路对温度和工艺变化的免疫力［8］―［9］。值得注意的是，由于晶体管的连接部分的分离，DT实例比标准库实例需要更大的面积。
2.拟设计的亚阈值SRAM
SRAM块是面积受限的设计。稳定性是亚阈值域SRAM设计要考虑的一个重要内容。为了解决这个难题，本文提出双端写入和单端读取7T SRAM位单元，如图所示1。拟设计的SRAM位单元是由交叉耦合逆变器INV1（N1，P1）和INV2（N2，P2）组成，访问晶体管（N3，N4），截止晶体管N5。在晶体管INV1输入端与INV2输出端之间增加截止晶体管N5。注意，N1-N5的体端子与接地端子相连接（接地），而P1-P2的体端子分别与它们的门端子相连。与标准6T SRAM位单元操作不同的是，拟设计的写操作在两个位线（WBL and WBL）上进行，而读操作只在一个位线（RBL）上进行。在读操作，读字线（RWL）设置为“1”，写字线（WWL）设置为“0”。由于N 5在此操作过程断开，INV2输出端和INV1输入端之间的反馈连接被切断，读取成功。写操作期间这些控制相反，由于N5闭合，写操作随着降低存储的INV1或INV2输入来完成。通过截止晶体管N5来消除读写稳定性之间的冲突，组件晶体管可以有更好的写能力。在数据保留期间，当SRAM位不被访问时，WWL和RWL均设置为“0”，由于截止晶体管N5仍然打开，随着交叉耦合逆变器的积极反馈，加强了设计的可靠性。
3.仿真结果
3.1读操作
对于传统的位单元，当位单元存储逻辑值“0”时，Q是“0”，NQ是“1”。在读“0”中，如果Q电压超过变频器跳闸点阈值（Vtrip），读“0”就会失败。拟设计的位单元充电后，RWL设置为“1”，Q向着RBL的预设值拉升。由于在SRAM的读操作过程中N5断开，Q1电压不随Q电压变化。因此，Q的增加无法使NQ由“1”变“0”，这种方式可以有效地降低了读取失败概率。
图2给出了每根位线上不同数量的位单元的读“0”操作图。这个图表明节点Q电压升高并不会导致毁灭性地读“0”失败。另外采用单端读方式，读操作时噪声分离到单个的读位线，无需缓冲电路就能有效消除SRAM读取失败的瓶颈问题。因此，拟设计位单元最坏情况下的SNM也只是保持与交叉耦合逆变器对（INV1，INV2）有关的SNM。
3.2写操作
写操作过程中，N5闭合，在不需要考虑读功能时，拟设计位单元的性能与标准6T的位单元类似。图3显示了一个单端SRAM位单元在ISO区情况下，一个成功的操作所需要设计的最小字线的脉冲宽度（参考6T）［７］。最坏情况下，对一个储存“1”的位单元写入“0”，仿真结果是“1”。
7T位单元比6T位单元具有更好的写能力。在200mV时，7T位单元写操作比6T快70.5％，而且，200mv时拟设计的7T位单元写入速度与260mv时6T位单元的写入速度相当。因此，7TSRAM位单元在不损失写SNM的同时也能改善读SNM。通过插入截止晶体管（N5）满足不同的SNM需求，既不增加字线电压，又不需要插入额外电网和电压生成电路。用这种方式，功率消耗也同样得到了限制。
3.3工艺过程的稳定性
随机掺杂波动（RDF）是Vth变化最明显的来源，特别是在亚阈值设计中。由于RDF随机产生，则Vth变化也随机。制造过程中RDF不能通过外部控制来消除，可以选择DT技术来提高电路对温度和工艺变化的稳定性［８］。但是，如果SRAM晶体管全部采用DT技术，体分离所造成的容量损失就不能忽视。
对比6T［７］、8T［3］、7T SRAM位单元读SNM，以及维持SNM。交叉耦合逆变器结构决定了维持SNM使SRAM设计的关键。其实，亚阈值域PMOS晶体管的驱动性能明显弱于NMOS晶体管（|Vds|=|Vgs|=200mV，最小尺寸的PMOS管漏电流大约是约NMOS晶体管的21.9％）。交叉耦合逆变器的PMOS和NMOS晶体管之间极不平衡的驱动明显减小了SRAM的SNM。采用DT连接技术，闭合时PMOS电压低，从而PMOS驱动能力增加了2.5倍，由于减少了阈值电压，驱动电流呈指数增长。断开时，DT技术连接PMOS的源电压与传统连接PMOS的相同，而且具有相同的性能。这样提高了INV1和INV2电压传输特性。这种方式下噪声容限和工艺变化的容差也得到提高。拟设计的7T SRAM只是在PMOS中引进DT技术来满足稳定性和密度需求，如图1所示。图4通过对10000例6T、8T、7T SRAM位单元进行分析，说明了7T SRAM位单元的维持SNM分别比6T和8T高5.13％和7.27％。拟设计的7T SRAM的维持SNM标准差有效地降低到6T的80.60％和8T的51.92％（200mv）。因此，与6T和8T的设计相比，拟设计7T SRAM位单元对工艺的变化更稳定。
本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 3.47T SRAM位单元布局
相对于传统的6T SRAM位单元，7T SRAM位单元只需要一个额外晶体管缓冲电路。图5（a）所示的是一个采用130nm CMOS工艺设计的位单元的布局。对比6T［７］的大尺寸晶体管位单元和8T［3］的2个额外缓冲晶体管位单元，7T比6T低28.19％，比8T低45.98％，如图5（b）所示。
此外，仿真结果表明，每根位线配置256个位单元的7T SRAM阵列功能分别是6T和8T的16倍和8倍。为了比较6T、8T，以及拟设计的7T的面积开销，对容量均为256*32位的SRAM阵列分两种情况分析。当每根位线256个位单元时，不同设计情况下面积比较如图5（a）所示。7T SRAM阵列的面积分别低于6T和8T的35.94％和47.97％。因此，拟设计的7T SRAM阵列的容量效率是显而易见的。图6（b）显示了相同速度相同容量的SRAM阵列在不同设计情况下面积开销。拟设计的7T SRAM的面积开销与6T、8T型相比，相同的速度分别小了52.40％和29.39％。
相同速度下6T、7T、8T的比较（256*32阵列）
3.5性能和功率分析
容量为256*32位的SRAM阵列每次访问的最大工作频率和功耗如图7所示。200mv时，拟设计的SRAM阵列达到了138千赫频率。在每周期100％的访问率下，功率通过随机输入量来模拟。随着Vdd缩放，不仅动态功耗再次降低，由于漏感应势垒下降（DIBL）的影响，漏电流也超线性降低。这样，在200mv电源电压时，总功耗（动态功率和备用电源）为0.13μW，这是600mv时的1.78％。
4.结论
本文研究了亚阈值域晶体管特性，提出了7T SRAM位单元。其双端写入和单端读出的结构确保在不牺牲可写性高速读SRAM位单元的静态SNM。拟设计位单元的PMOS利用动态阈值电压（DT）技术实现稳定性和高容量的要求。与6T、8T相比，拟设计的7T位单元有诸多优点：（1）面积更小，200mv以下7T位单元的面积分别比6T和8T减少了28.19％和45.98％；（2）具有较高的制程变异的免疫力；（3）7T的SNM分别比6T和8T提高了5.1％和6.1％；（4）7T的标准差分别比6T和8T降低到80.6％和85.5％；（5）7T的SRAM阵列支持每位线256个位单元，这分别是6T和8T的16倍和8倍。
参考文献：
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［5］T.H.Kim，J.Liu，J.Keane，and C.H.Kim，“A 0.2V，480 kb Subthreshold SRAM With 1k Cells Per Bitline for Ultra-Low-Voltage Computing，” IEEE Journal of Solid-State Circuits，2008，vol.43，no.2：518-529.
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