基于FPGA,的数字滤波及国产化芯片动态老炼实现
时间：2023-06-19 11:10:05 来源：雅意学习网 本文已影响 人 
刘鑫
（中国电子科技集团公司第五十八研究所，江苏无锡 214072）
在国产化芯片的生产实践中，动态老炼试验是筛选评估芯片性能的重要环节[1]。老炼试验高温箱外的测试控制基板以FPGA 为控制核心，需要向高温箱内的老炼试验板上的所有待测芯片提供激励信号，同时接收来自待测芯片的反馈信号。
在批产考核试验时，为节约设备资源、提高测试效率，需要同时对多颗芯片进行动态老炼试验，而大量外接的信号线会产生复杂的干扰现象，导致动态老炼中试验芯片的工作状态异常，进而影响芯片的老炼效果和对芯片性能的评估意义[2-3]。数字滤波技术的引入，能够有效降低数字通信接口的误码率，提高老炼试验的稳定性和可靠性，对国产芯片的批产筛选考核有着重要的意义。
在嵌入式及其他的数字系统中，信号的传输过程往往会受到来自空间环境的干扰影响，导致信号失真、抖动、突变等异常情况出现，严重时会直接导致电路工作异常[4]。干扰可能来源于电磁辐射、磁场耦合、静电等情况，具有随机性、非固定等特点。
在国产化芯片的老炼环境下，承载试验芯片的老炼板卡置于高温箱中，并通过等长排线引出所有I/O 信号，接入外部的FPGA 控制板上。信号传输距离的延长以及生产现场复杂的电磁环境，导致出现随机的扰动信号，干扰了正常信号的完整传输，严重时会影响待测芯片的正常功能。芯片动态老炼试验系统组成示意图如图1 所示。
图1 动态老炼试验系统示意图
为了降低干扰和噪音带来的影响，通常采用硬件和软件相结合的办法，对测试系统进行优化。但是对于具体的老炼测试环境和已有设备来说，硬件优化的提升空间非常有限，只能通过软件优化的方式提升传输信号的质量，提高容错阈值。FPGA 软件在采集信号时可以采用数字滤波的方法来抑制或消除干扰信号，通过一定的计算程序,对采集的数据进行某种处理,从而消除或减弱干扰噪声的影响,进而提高动态老炼设备的稳定性和可靠性。
数字滤波因可编程、可移植等特点，被广泛应用于各种数字控制系统中，常用到的数字滤波方法有程序判断法、中值滤波法、算术平均滤波法、滑动平均滤波法、一阶滞后滤波法等[5-6]。
老炼待测芯片的控制及通信信号经由多组排线接入到FPGA 控制板的IO 引脚上，由此带来的串扰、毛刺、噪声等干扰同样进入到FPGA，这就需要FPGA程序在正常执行待测芯片控制逻辑前，需要先对接收到的信号进行数字滤波处理。
2.1 程序判断法
当FPGA 接收器接收到的数据具有一定的规律性及预判性时，可以采用程序判断的方法进行数字滤波。程序判断法的基本原理是在临近采样的N组数据中，相近的两组数据差异不会超过特定阈值ΔE，即：
在设计FPGA 软件时，程序判断法的实现相对简单，能够有效应对系统出现的偶发性脉冲干扰，如带电操作老炼设备时，接口松动产生的脉冲信号，能够被有效滤除。但该方法中阈值ΔE的选取往往通过经验预判得到，无法根据现场情况灵活切换新值。同时为防止滤除有效信号，阈值ΔE的选取不能过于严苛，使得阈值ΔE的选取一般只能依靠经验或者大量试验的方式得到，程序缺乏适应性。
2.2 中值滤波法
中值滤波算法是采用连续采样N次数据（N取奇数)后进行排序，然后提取中间值为此次或此段时间的有效数值的方法。该算法实际上是对采集数据的排列取值运算过程，能够有效应对数字采集系统中缓慢变化或者控制系统反馈波动不大的应用场景。但因为用于滤波提取的样本空间包含N个采样数据，当N值过小时，滤波效率低下；
当N值过大时，会造成较大的反应迟滞，因此对于FPGA 数字控制系统中的毛刺或脉冲干扰无法有效应用。
2.3 算术平均滤波法
算术平均滤波法与前述中值滤波算法相同的是均需连续采样N次数据作为样本空间，不同在于其后的处理不再进行排序，而是采用逐个叠加样本数据后再取平均值的方式获取有效采样数值，即：
基于累加均值的采样计算方式适用范围较广，能够有效抑制数字接收系统出现的突发性干扰，但相应地会随着干扰数量的增多，导致有效采样数值产生一定程度的偏离，对干扰的抑制作用随着N值的减小而降低，而过大的N值又会导致降低控制系统反馈响应的效率。
2.4 滑动平均滤波法
为了提高系统动态响应的能力，对上述算术平均算法进行改进，得到滑动平均滤波算法，即采用随时间变化的动态样本空间方式，提取有效采样数值。该算法能够有效提高样本数据的利用效率，不用丢弃前一次的所有样本数据，而是随着控制系统反馈数据的不断更新，以向前滑动的方式剔除上一周期的M个样本数据，再添加新采集的M个样本数据，然后重新计算新的有效采样数值，即：
由上式可以看出，当N=M时，即总采样空间数等于滑动样本空间数时，算法还原为算术平均滤波算法，系统动态响应能力较低；
随着滑动空间样本数M值的减小，系统的动态响应能力得到提高，并在M=1 时达到最大值，但与此同时，软件滤波介入的计算量大幅增加，尤其对于FPGA 这种资源敏感型的器件而言，需要权衡数字控制系统对动态能力的实际需求以及FPGA的片上资源，选取合适的N值与M值。
还有其他一些常见的数字滤波算法，如一阶滞后滤波法、加权平均滤波法等，在实际的数字接口电路中也可酌情应用。
国产芯片的动态老炼设备中，FPGA 控制板作为测试芯片的远程管理设备，需要实时发送控制指令并反馈芯片的运行状态[7]。为满足多工位同时老炼的需要，FPGA 控制板需尽可能引出更多的I/O 引脚。综合考虑成本、周期以及批测芯片的实际工况需求，选择XILINX 公司ARTIX-7 系列的XC7A100T 芯片作为主控芯片，构建老炼控制板平台。该芯片以28 nm高性能低功耗工艺为基础，具备101k 个逻辑单元以及最大285 个I/O 引脚，能够提供同类最佳的单位功耗性能。
由于FPGA 控制板到老炼试验板之间需要通过长距离排线进行连接，因此在FPGA 的外接引脚处串接了I/O 驱动器，能够起到隔离信号、提高信噪比的作用，并增强FPGA 控制板的外设驱动能力[8-10]。老炼控制板原理设计框图如图2 所示。
图2 老炼控制板原理框图
在设计控制板的硬件PCB时，需注意板级干扰问题，尤其对于有大量并行I/O引脚的老炼控制板，相邻的引线之间容易发生串扰现象。布线时可以采用错位、错层、铺地等方式，避免板级干扰的引入[11-12]。
由于国产化芯片的种类繁多，因此老炼控制板需要针对不同的待测产品进行适配性设计，但作为底层通信模块来说，仍以异步串行通信、ASIC 自定义总线通信、网络通信、离散开关信号通信等为主要形式。在典型的底层通信模块中嵌入FPGA 滤波程序模块，实现数字滤波功能。
4.1 总线滤波程序设计
ASIC 电路接口中常用到总线通信方式，由地址总线、数据总线、读写使能信号以及片选信号等组成逻辑时序完成数据交互，在短距离通信中应用广泛，具有效率高、容易实现等优点。但由于老炼芯片的并行总线需要通过外置的延长排线接入FPGA 老炼控制板，因此实际的信号质量会随着通信距离的延长产生恶化效应，带来串扰、毛刺、波形不完整等干扰问题，影响FPGA 对老炼芯片的实际控制能力，甚至会导致芯片工作异常[13]。因此在总线收发模块中，需要通过有效的数字滤波方式抑制干扰，净化FPGA 软件控制环境。某型国产ASIC 芯片的自定义总线通信时序图如图3 所示。
图3 并行总线时序图
从图3 可以看到该时序是典型的并行总线通信时序，随着片选信号CS 以及读写WR/RD 信号的使能，对总线地址ADDR 对应的数据DATA 进行操作。但毛刺、串扰等信号对总线接收时序产生影响，需要通过数字滤波模块进行滤除。在编写Verilog 代码时，首先对单个离散信号进行同步处理，滤除毛刺信号，然后对所有并行信号的时序进行同步整形，最后得到待处理的总线通信信号，送入下一级协议处理模块中进行处理，并在此进行数字滤波。总线协议处理逻辑状态流程图如图4 所示。
图4 总线协议处理状态流程图
总线协议解析状态机采用基于FPGA 内部DRAM 缓存空间的滑动均值滤波方式进行数据采样。程序在IDLE 时为空闲状态，以CS 下降沿为操作指令，WR 和RD 进入相应的处理流程。以接收为例，DATA 总线数据的接收不再采用单次中值采样的方式获得，而是通过累加器计数重复采样ByteNum次，将总线数据缓冲到8 bit×256 的DRAM 空间后，再进行均值运算，从而得到该次并口总线接收端的采样数值。对应于总线操作器件的总样本空间，以ByteNum 为滑动样本采样数量，向前滚动接收数据，并在CS 拉高后完成全部采样过程。
对上述总线协议解析模块进行仿真验证，使用Verilog HDL语言编写Testbench仿真激励文件，并采用ModelSim SE 软件对上述文件代码进行逻辑仿真[14]，部分仿真波形如图5 所示。
图5 并口总线仿真时序图
在激励文件的总线信号中随机加入毛刺、脉冲等信号，并对输入的时序适当偏移，模拟干扰引入后的实际波形，重新进行仿真，观察总线协议解析模块输出的数据，显示与理想状态下的结果基本保持一致；
当屏蔽状态机中数字滤波算法模块后，重新仿真发现解析模块输出的数据出现错误、不稳定等现象，甚至状态机流程无法正常进行。
4.2 串行通信滤波程序设计
串行通信是最常见的通信形式，具有容错性强、布线简单、距离长等优点，在数字通信领域应用广泛[15-16]。国产化芯片的外设接口通常包括UART 异步串行接口、SPI 同步串行接口、I2C 接口等。从实际使用情况看，UART、I2C 等低速通信接口的速率较低，老炼工况下的干扰对其通信的影响很小。但对于同步时钟在10 MHz 以上的SPI 通信，在芯片老炼时，经常出现控制板FPGA 对芯片接口访问失败的现象。因此需要在SPI 通信解析模块中加入数字滤波算法，增强可靠性。以某型国产芯片的三线制SPI 接口通信为例，该接口的读取时序图如图6 所示。
图6 三线制SPI读取时序图
SPI 通信的常规采集方式是以SCLK 的上升沿为采样触发信号获取对应的SDIO 数据，但当SCLK 信号出现干扰时，可能导致通信接收状态机工作异常，同时SDIO 信号的干扰也会导致采样数值不准确，因此改为以系统高速时钟采样并缓冲的SCLK 和SDIO数值为总样本空间，通过滑动均值的方式计算获取有效采样数值的办法。部分数字滤波算法状态流程图如图7 所示。
图7 SPI采样数字滤波状态流程图
上述SPI 数字滤波算法经过改进可以应用于其他形式的串行通信接口，如UART、I2C等，能够有效提高老炼测试时FPGA 对国产待测芯片的控制效率。
在对某型国产化芯片的老炼测试前，需要使用优化设计的FPGA 老炼控制板重新进行调试。采用示波器、逻辑分析仪等设备直接观测控制板接收到的信号，可以明显发现信号中夹杂着大量不规则的毛刺以及串扰信号。分别采用无数字滤波算法模块的原版FPGA 程序和有嵌入数字滤波算法模块的新版FPGA 程序进行调测，通过大量多次发送数据包，统计接收端完整接收数据的次数，计算实际丢失率，测试情况如表1 所示。
表1 FPGA控制程序测试结果对比
从表1 可以看出，加入数字滤波算法模块的FPGA 通信稳定性得到大幅提升，确保常温下待测芯片的工作状态稳定可靠。高温老炼时，需要同时将多个老炼试验板放入温度试验箱中，然后再将所有排线从专用测试窗口中引出，再分别接入老炼试验箱外对应的FPGA 老炼控制板，同时将温箱的温度升至125 ℃。严苛的测试环境会进一步恶化芯片与FPGA 之间的通信效率。经实际测试，采用数字滤波技术的FPGA 控制程序仍能稳定接收待测芯片的通信信号，且芯片工作状态稳定，无异常状态。
该文首先分析了国产芯片动态老炼环境的复杂性，并给出适用于该环境下的几种数字滤波算法，其次在经过优化的FPGA 老炼控制板平台上设计实现了两种典型的通信接口程序，最后在老炼设备中完成调试并测试了实际的通信情况，可以看到数字滤波模块的应用能够有效应对恶劣的动态老炼试验环境，提高了数字接口通信效率，增强了老炼测试的稳定性和可靠性，对国产化芯片的批量生产测试具有重要意义。
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