信息处理板的设计更改与实现
时间：2022-11-19 11:30:03 来源：雅意学习网 本文已影响 人 
苏焕坤，王寻宇
（1.中国电子科技集团公司第二十研究所，陕西 西安 710068；
2.四川赛狄信息技术股份公司，四川 成都 611731）
本文对信息处理板实现全套的设计更改与实现，并充分结合当前情况，更换即将停产的器件，主要包括在原SDE619AF 设计中，RS422 接口电平转换芯片型号为MAX490，该芯片无接口保护功能，根据该芯片的失效分析报告，在遇到强干扰信号时，该芯片容易因闩锁效应失效；
在某些使用场景中，电源稳定的时间可长达5s 甚至更长，FLASH 在电源稳定前解除复位，可能会被不稳定的电源影响而处于不稳定状态。因此复位芯片的复位时间要设计为可硬件调整，以适应不同的使用场景等。通过优化整体系统的设计，提高后续产品的可靠性和可生产性。
1.1 信息处理板设计更改简介
SDE619AN 基于SDE619AF 信息处理板做改版，本次改版设计主要改正RS422 接口芯片容易烧毁及数据丢失的问题，除此之外，还结合当前情况，更换即将停产的器件，提高后续产品的可靠性和可生产性。
1.2 信息处理板设计更改项目
本文基于信息处理板的设计更改与实现，主要包括以下几点：将RS422 接口芯片更换为MAX3077EASA+，并在该芯片电源端增加限流电阻；
将DSP1 的数据FLASH（位号D9）复位方式修改为复位芯片复位；
将IDT5V925（位号D26）更换为一个时钟buffer，并将晶振更换为40 MHz；
将DSP1、DSP2 的复位方式修改为复位芯片复位，型号为TPS3808G33，与FLASH 复位芯片一致；
将DSP1 的程序FLASH（位号D3、D4）复位方式修改为复位芯片复位；
将DSP2 的程序FLASH（位号D10、D11）复位方式修改为复位芯片复位；
优化内部走线，修改线宽/间距；
注意兼容SDE619AF 量产版本中的CPLD 程序；
GY1 的π 型滤波前后增加10 μF 电容，晶振GY2 加π 型滤波；
在电源+1.26 V输出端，增加小电容；
D32/D16/D22/D21/D27 芯片端电源引脚上增加滤波电容；
CPLD 时钟通路上串联电阻33 Ω。
2.1 接口芯片设计更改实现
在原SDE619AF 设计中，RS422 接口电平转换芯片型号为MAX490，该芯片无接口保护功能，根据该芯片的失效分析报告，在遇到强干扰信号时，该芯片容易因闩锁效应失效。因此需要将该芯片更换为带接口保护功能的芯片。接口芯片选用MAX3077EASA+，该芯片与原芯片MAX490 功能一致；
在该芯片端增加限流电阻，在一定程度上限制极端情况下的电流，进一步降低闩锁效应发生概率。因此在SDE619AN改版中，将原RS422 接口芯片（位号D15、D33）更换为MAX3077EASA+，并在该芯片电源上串联一个22 Ω 的限流电阻。改进前RS422 接口电路的设计原理图如图1、图2所示，改进后RS422 接口电平转换芯片的设计原理图如图3、图4所示。
图1 改进前RS422 接口电平转换芯片（D15）设计原理图
图2 改进前RS422 接口电平转换芯片（D33）设计原理图
图3 改进后RS422 接口电平转换芯片的设计原理图（D15）
图1 到图4 中，MAX3077EASA+的RO、DI 接口电平为+3.3 V，而串并转换芯片ST16C550 的接口电平为+5 V，因此需要在MAX3077EASA+和ST16C550 之间增加一个电平转换芯片TXB0104。
图4 改进后RS422 接口电平转换芯片的设计原理图（D33）
2.2 复位方式设计更改实现
据反馈，原SDE619AF 板卡在下电的过程中，DSP 会有概率发出FLASH 擦除指令，为避免DSP 发出的指令在下电时对数据FALSH 进行操作，FLASH 需要增加复位芯片，在板卡下电时及时将FLASH 带入复位状态，使所有外部操作指令无效；
在原SDE619AF 的设计中，数据FLASH 芯片的复位直接通过一个上拉电阻连接到+3.3 V 电源，复位时间极短，为了使上电时数据FLASH 收到一个确定的复位信号，需要硬件复位；
在某些使用场景中，电源稳定的时间可长达5s 甚至更长，FLASH 在电源稳定前解除复位，可能会被不稳定的电源影响而处于不稳定状态。因此复位芯片的复位时间要设计为可硬件调整，以适应不同的使用场景。因此在改版设计中增加一片复位芯片TPS3808G33MDBVREP，使用该芯片对数据FLASH 进行复位。其复位输出与电源的时序关系如图5所示。图5 中，VIT：threshold，阈值电压，TPS3808G33为3.07 V；
VHYS：hysteresis，滞后量，资料上给出的是VIT*1%，对TPS3808G33 为0.030 7 V；
VIT+VHYS=3.100 7 V。
图5 TPS3808G33 复位时序图
同理，将DSP1 的程序FLASH（位号D3、D4）和DSP2 的程序FLASH（位号D10、D11）复位方式修改为复位芯片复位，与数据FLASH 的更改措施相同。
同样，为避免DSP 发出的指令在下电时对FALSH 进行操作，DSP 也需要增加复位芯片，在板卡下电时及时将DSP带入复位状态，关闭DSP 的所有输出指令。因此在改版设计中，增加复位芯片TPS3808G33，将复位输出连接到DSP的复位引脚上，手动复位信号连接到复位芯片的MR 引脚上。改进前DSP1 的复位由CPLD 提供，如图6所示：同理，DSP2 的复位设计更改措施与DSP1 的相同。
图6 改进前DSP1 的复位设计原理图
2.3 时钟设计更改实现
在原SDE619AF 设计中，时钟芯片IDT5V925 将20 MHz 时钟倍频为40 MHz，该芯片已停产，需要更换。将IDT5V925 更换为一片时钟buffer 芯片CY2305，并将晶振更换为40 MHz。改进前时钟设计原理图如图7所示，改进后时钟设计原理图如图8所示。
图7 改进前时钟设计原理图
图8 改进后时钟设计原理图
2.4 全局复位设计更改实现
用户反馈在实际列装环境中，电源会有不稳定的状态，要求当电源不稳定时，能将信息处理板整板重新复位。因此在改版设计中，在输入+5.0 V 电源处增加一个复位芯片TSP3808G50。其中TPS3808G50 的阈值电压为4.65 V，若板上+5 V 电源低于4.65V，该芯片即进入复位，当电源再次超过4.65 V 时，再进入复位-解复位过程，用该芯片的复位输出控制下一级复位的MR 引脚。
3.1 删除未使用的器件
D5、D6、D17、D34 这4 个器件确认不使用，可以删除。其功能如下：D5/D6：36 Mb SRAM 芯片，整板功能不使用SRAM。D17：CPLD 芯片XC95144XL，和D27 做了兼容设计，实际焊接的是D27，D17 确认不会使用。D34：TL16C554A，4 通道UART 芯片，实际并未使用。在原理图及PCB 上将这4 个器件删除。
3.2 优化内部走线
在原SDE619AF 设计中，板卡上信号线间距较近，有串扰风险，更改前PCB 上部分走线；
板卡上的两路RS422未按差分规则走线。因此在SDE619AN 改版中，按目前规则加大信号线间距并修改线宽；
将两路RS422 按差分规则走线。更改后，板卡内部优化了走线，提高了信号完整性，不影响原始设计。
3.3 兼容SDE619AF 量产版本中的CPLD 程序
在SDE619AF 的量产版本中，DSP1 和DSP2 的手动复位信号均分别输入两片CPLD 的IO 引脚上，CPLD 内部有电路。两片CPLD 分别输出复位信号给DSP1、DSP2，输出的复位信号为7 个脉冲，不规范。在本次改版中，不焊接串联的0 欧电阻，不使用CPLD 输出给DSP 的复位信号。该版本输出给DSP的复位信号不规范，但是其他接口为稳定版，因此建议不要轻易更换该版本的CPLD 程序。
3.4 增加滤波电容
在经过对原SDE619AF 板卡进行充分测试后，建议在晶振GY1 的π 型滤波前后增加10 μF 电容以滤除更多的低频噪声；
在晶振GY2 的电源端增加π 型滤波，从而使其性能达到最优；
在+1.26 V 输出端增加2 个0.1 μF 电容，2 个0.01 μF 电容，降低电源噪声；
在D32/D16/D22/D21/D27 芯片端电源引脚上各增加一个0.1 μF 滤波电容。以上改动均属于在原设计基础上优化，无不利影响。
3.5 CPLD 时钟通路上串联电阻
在对原板卡进行测试时，发现CPLD 时钟有过冲现象，因此在改版设计中，在时钟芯片CY2305（位号D26）输出给CPLD 的时钟上，串联一个33 Ω 电阻。
本文基于SDE619AF 信息处理板做SDE619AN 改版，对于信息处理板实现全套的设计更改与实现，并充分结合当前情况，更换即将停产的器件，优化整体系统的设计，提高后续产品的可靠性和可生产性。
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