【一种在NIOS下实现的新型随机数发生器研究】 随机数发生器
时间：2020-03-07 08:44:35 来源：雅意学习网 本文已影响 人 
摘要：目前利用电阻热噪声等产生的伪随机数加密算法在日益强大的个人电脑计算功能面前已经越来越难以适应，因此，真随机数的需求日益增加。在电路系统中最常见的三种真随机数产生方法有：直接放大法、振荡采样法、离散时间混沌法、亚稳态采样法[1]。本文利用Altera NIOS中集成的PLL设计了一种真随机数发生器，与以往系统相比，其速度更快，结构更简单，成本优势也较明显。
关键词：随机数发生器 锁相环 NIOS FPGA
中图分类号：TB709 文献标识码：A 文章编号：1007-9416(2011)12-0073-02
1、引言
对于伪随机数而言，如果攻击者拥有足够的计算能力，则随机数序列是可预测的。因此，我们希望即使攻击者有无限的计算能力，并且已知所有产生的序列，也不能预测系统下一个要产生的随机数。[2]
基本上所有的加密协议对于攻击者来说都要生成一个不可知的密钥。例如真随机数发生器（TRNG）必须为了不对称(公钥)算法而产生公共/私人密钥。对称和混合密码体制的密钥也随机生成。遗憾的是，标准处理器(包括Altera Nios处理器)无法产生真随机数，因为它们是确定性系统。[3]数值伪随机数发生器因其复杂性和其独立使用的加密技术，在密码系统中是不可取的，例如生成密钥。因此密码系统获得绝对安全随机数的方法应该是是建立在一个物理随机生成系统的基础上的。
目前高精度现场可编程逻辑器件(FPLD)提供了一种系统级对称或非对称加密算法中应用的硬件平台，但这种平台并不是高品质的真随机数产生器，多数硬件真随机数产生器遵循不可预测的自然过程，如热噪声（电阻发热）或者核衰变。这样的真随机数产生器不与常见的FPLD兼容，因此不能作为SOPC的解决方案使用。
本文基于Alter FPLD上的片内模拟锁相电路，在文献[2]的基础上描述了在Altera APEX FPLD上搭建自定义真随机数产生器的目前常用方法。提出的方法能可靠的利用片上APEX模拟锁相电路提取低抖动时钟发生器产生的随机信号。TRNG相对NIOS处理器被开发成为一个IP核系统模块，为整个SOPC系统嵌入式加密设计提供更高的系统安全等级。
2、锁相环产生真随机数的基本原理
目前有很多办法产生各种真随机数，比如利用混沌系统，利用噪声ADC采样，利用光的量子效应等，本文设计的随机数发生器是利用电子元件的噪声引起的数字逻辑中的随机抖动(jitter)来产生的。最常见的基于数字电路的真随机数产生方法为：直接放大法、振荡采样法、离散时间混沌法、亚稳态采样法。[1]
本文主要是利用的是相位探测器在输出信号的边缘产生定时的热抖动。这种抖动与边缘噪声无关，可视为一种理想的，无噪声的抖动。其等同于Δt秒的均方根的固定输入时钟抖动。根据不同的设计，一个或几个输入波形的边缘独立触发每个输入设备，以提供相比较。在这些边缘之间的不同时间转换成必要电流脉冲，其宽度足以锁定相位差。通过叠加，每个定时抖动的产生可转换为等效相位抖动，调节电荷泵的脉冲宽度，注入噪声合成器的其余部分，对而言，工作频率与相位检波器的等效相位抖动是：
在实际应用当中，这种抖动是以皮秒计的，但热噪声拥有比采样频率高的多的带宽。锁相环在非常低的占空比周期脉冲输出脉冲序列。利用这一原理的边沿触发采样装置，是一个很好的近似脉冲采样器。其拥有等效噪声带宽的采样频率的一半，在频谱密度基本一致的情况下转换了这个频率范围内的组成部分。因此，等效输入双面相位波动谱密度是：
这表明在10dB/十位增加PFD相位噪声的贡献，相位检波器的运行频率锁定只有一个分压器反馈路径的集大成者一个典型的阶段，产生的输出双面相位波动谱密度增益相当于分频比增益其中是合成器的输出频率。的值可以是整数或分数。因此，它的波动：
这表明增加的相位噪声由相位探测器工作频率提供。对于一个典型的锁相环合成器，只有一个分压器反馈路径产生的输出相位波动谱密度的双面增益相当于分压器的比例增益，即（其中是合成器的输出频率）。
3、真随机数发生器的基本设计原则
Altera FPLD使用片上可重构系统的锁相环(PLL)来改进性能，并提高片上时钟合成频率。本课题的理论依据是利用嵌入式模拟锁相电路提取随机时钟信号合成器中的抖动[4]，如图所示：
抖动被PLL中的相关时钟信号合成器（CLJ）从时钟信号（CLK）中抽样检波出来。使CLK成为和片上合成信号CLJ的系统时钟频率。
提取倍增因素和分频系数关系式得:
其中，GCD为最大公因式(greatest common divisor)的缩写。式(5)表示的是CLK和CLJ(表示最大时间的最大间隔时间。
设是PLL的固有有效抖动，选择适当的，，和使。利用文献[5]中方法，固有抖动能够利用高斯公式估算为。这样做的目的是使其对包括PLL的整体抖动不敏感。用异或门抽取的几个独立信号合成延迟线，以此来保证(6)式中的周期TQ产生的随机比特信号随机分布。
4、Alter FPLD的硬件设计
为测试所设计的TRNG，我们可以采用Alter公司的NIOS开发套件。这一开发套件可有效消除电路板布局中的噪声。在文献[5]中介绍的方法可以直接用于本系统。开发套件上包含一个含有四个片上模拟锁相电路的EP20K200EQC208-2X。这套设备为了产生尽可能大的输出比特率，在图3中所示的两个片上PLL将用于产生CLJ和CLK两个信号。
在图3中，外部时钟源为，片上合成时钟为 （此频率也是NIOS处理器的系统时钟频率）， （可以根据其他要求进行修改）。通过公式(7)参数确保在。真随机数发生器的输出比特率为。真随机数发生器使用VHDL语言编写，使用Altera标准宏功能配置嵌入式PLL以及LPM_ADD_SUB（加法器/减法器）。
TRNG的外设能够由NIOS处理器通过数据寄存器（只读）或控制/状态寄存器（读写）映射到两个存储单元中进行访问，如图4所示。TRNG能被标准内存池应用程序启用访问，就像使用中断访问一样简便。TRNG的基址和中断请求可被SOPC编译器确切配置。
表1中所示为实例中16位/32位NIOS所需资源及对应的16位/32位TRNG工具（逻辑原件，即Altera FPLD中的结构单元）。所示结果经过Altera Quartus II, Altera IOS 2.2以及Leonardo Spectrum仿真验证。
5、TRNG输出数据测试
有大量的统计测试方法可以衡量TRNG的优劣。目前，最常见的测试系统是由美国国家标准及技术研究所（NIST）发布的统计测试套装。我们采用的是1Gbit连续TRNG输出实验硬件测试策略，其具体测试应用介绍见文献[6]。我们设置TRNG产生1Mbit序列，评估P值在平均水平下：m=1024，=0.01。
6、结论及展望
本文描述了在FPLD中开发自定义TRNG硬件加密系统的可能性。展现了FPLD在工程设计中的新应用。FPLD拥有类似ASIC的用户自定义的优势，但是避免了ASIC的高开发成本，并且避免了其在生产后修改设计带来的不便。测试结果表明TRNG能够在FPLD内实现，且显著提高了嵌入式系统的安全等级，并扩展了其在加密系统中的应用。未来开发的TRNG IP核将包括基于FIPS和AIS加密标准的在线TRNG硬件测试系统。
参考文献
[1]张鸿飞,王坚等.基于抖动的高速真随机数发生器的设计和实现.核技术，2011,7:556-560；
[2]周干民,杨成光等.一种基于锁相环的真随机数发生器.电子与信息学报,2005,27(7):1152-1156；
[3]V.Fischer,M.Drutarovsk?, True Random Number Generator Embedded in ReconfigurableHardware, Proceedings of the Workshop on Cryptographic Hardware and Embedded Systems -CHES’2002, Redwood Shores, California, USA,August 2002:415-430；
[4]张洪波,戴紫彬，孙万忠.基于NIOS处理器的SOPC应用系统研究与设计.电子质量，2004,1:9-10,18；
[5]胡俭勇,苏锦海.一种随机性实时检测方案.计算机工程,2009,35(9):136-138；
[6]Superior Jitter management with DLLs. Virtex Tech Topic VTT013(v1.2), January 21,2002,1-6, http://www.省略.
作者简介
裴振，男，1983年出生，硕士研究生，主要研究领域为信号处理。
李德骏，男，1964年出生，教授，硕士生导师，主要研究领域为信号处理。
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